超低付加ジッタを備えた差動クロックバッファを使用した高精度タイミングタイミングアーキテクチャの実現

最新のワイヤレス、高速デジタル、産業用、および組み込みシステムは高精度なシステムクロックに依存していますが、ますます複雑化するタイミングアーキテクチャでは、ジッタを蓄積せずにクリーンな信号を分配することが困難です。これにより、高周波（RF）位相ノイズが増加し、インターフェースのタイミングマージンが狭まり、測定および制御精度が低下します。

より複雑なアプリケーションをサポートするためにクロックツリーが拡大し、ファンアウト要求が高まり、多様な入出力フォーマット要件が生じるにつれ、設計者は、必要なタイミング精度を維持できる汎用性の高い分配コンポーネントを必要としています。

この記事では、高精度タイミング分配アーキテクチャの設計者が直面する課題について説明します。その後、Skyworks Solutionsの差動クロックバッファを紹介し、これらの課題に対応するためにどのように使用できるかを示します。

慎重な設計がクロックツリーの課題を解決する方法

さまざまなアプリケーション分野において、システム設計はますます複雑化しており、設計者は、性能を損なうことなく、さらにコストを増加させることなく、より大規模な回路ネットワーク全体に高精度の基準クロック信号を正確に供給するという、より大きな課題に直面しています。たとえば、エンタープライズレベルのネットワーキングやデータセンターアプリケーションでは、堅牢なクロック分配ツリーが、スイッチファブリック、マルチドメイン同期、サブシステム間のクロック変換をサポートする必要があります。PCI Expressなどの高スループット相互接続を使用するコンピュータシステムでは、信頼性の高い性能は厳しいタイミングマージンの順守にかかっています。産業用および組み込みシステムでは、正確なクロック信号は、高精度のデータ収集および制御ループにとって非常に重要です。

これらの各アプリケーションにおいて、クロックバッファは、クロックツリー全体に基準クロックを供給する上で中心的な役割を果たします。その際、クロックバッファは複数の信号フォーマットと電圧ドメインを横断して動作することが求められ、同時に付加ジッタ（クロックツリーの各段階でクロックバッファによって生じる増分ジッタ）を最小限に抑える必要があります。付加ジッタは、スルーレート、出力フォーマット、電源電圧、クロックバッファの性能特性などの要因によって影響を受けます。

スルーレート：理想的なクロックバッファは一定の電圧閾値でスイッチングしますが、実際のデバイスではスイッチング閾値が一定の範囲内で変動する場合があります（図1）。入力のスルーレートが遅いほど、バッファが切り替わる前に信号が実際の閾値に達するまでに時間がかかり、出力に付加ジッタが発生します。

図1：入力スルーレートは、信号がバッファのスイッチング閾値内に留まる時間に影響を与えることで、付加ジッタに影響を及ぼします。（画像提供：Skyworks）

出力フォーマット：異なるロジックファミリは、駆動する信号の電圧振幅、エッジレート、終端特性が異なるため、付加ジッタも異なります。低電圧差動信号（LVDS）フォーマットのように振幅が小さくエッジが緩やかなロジックファミリと比べると、低電圧正エミッタ結合ロジック（LVPECL）のような振幅が大きくエッジが鋭いロジックファミリは、レシーバの閾値領域をより速く通過します。これにより、移行時のノイズや電源状態のわずかな変動に対する感度が低減されます。終端形態とドライバのトポロジも、負荷下での信号遷移の均一性に影響を与えます。これは、ロジックファミリ間のジッタ挙動の違いの一因となります。

電源電圧：電源電圧は付加ジッタに影響します。電源レールの変動によりバッファ回路の内部スイッチング閾値が変化し、デバイスが入力クロックを再生成する際に有効なエッジタイミングが一時的に変化する可能性があるためです。電源ノイズによってこれらの閾値がわずかにでも変調されると、クロックエッジが意図したタイミングより早くまたは遅く閾値を越え、追加のタイミングの不確実性が生じる可能性があります。もちろん、この影響は、入力エッジが遅い場合や、電圧変動が小さいロジックファミリ（信号がスイッチング閾値をわずかに超えるだけの場合）より顕著になります。

クロックバッファの性能特性：クロックバッファの特性は、クロックツリー全体で付加ジッタに影響を与える要因を、クロックバッファが最終的にどの程度効果的に管理するかを決定します。

差動クロックバッファがタイミング精度を向上させる仕組み

システム要件が厳しくなる中、SkyworksのSKY535xxクロックバッファは、高精度タイミングアーキテクチャで必要とされる超低付加ジッタとさまざまなロジックファミリへの対応を両立させます。その性能と柔軟性は、PCIe Express Gen1からGen7システム、高速ネットワーキング、タイミングが重要な産業用および組込みシステム、クロックドメインフォーマット変換、タイミングに敏感なワイヤレスおよび計測アプリケーションにおける同期など、幅広いユースケースの要件を満たします。

これらのデバイスの柔軟な入力段は、2つのユニバーサル任意フォーマット入力（CLK0、CLK1）と1つの水晶振動子入力（XA）をサポートする3:1マルチプレクサを備えています。出力段には2つのクロック出力バンク（バンクAとバンクB）があり、SKY53510では合計10個の差動出力、SKY53580では8個の差動出力、SKY53540では4個の差動出力をサポートしています。

さらに、SKY535xxデバイスは、コアロジック（VDD）、基準出力（REFOUT）クロックドライバ（VDDOC）、および各出力バンク（VDDOA、VDDO）用に個別の電源ピンを備えています（図2）。また、低ドロップアウト（LDO）レギュレータを内蔵しており、高い電源除去率を維持しながら、低ジッタ動作に対応するために必要な外付け部品数を削減することで設計を簡素化します。

図2：SKY535xxデバイスは、3:1入力マルチプレクサと2つの独立した出力バンクを含む複雑なクロックツリー構成をサポートし、複数のフォーマットおよび電圧にわたる低ジッタクロック分配を実現します。（画像提供: Skyworks）

複数のロジックファミリおよび電源レールにわたる柔軟性に対応するため、SKY535xxファミリの2つのユニバーサル入力は、CLK0およびCLK1において、広く使用されている多様なクロックフォーマットと電圧範囲を受け入れます。これらのフォーマットには、LVPECL、LVDS、スケールドLVDS（S-LVDS）、高速電流ステアリングロジック（HCSL）、電流モードロジック（CML）、スタブ直列終端ロジック（SSTL）、高速トランシーバロジック（HSTL）、および1.8V、2.5V、または3.3VでのAC結合型低電圧CMOS（LVCMOS）が含まれます。

専用の1.8V、2.5V、または3.3Vの電源から独立して動作するように設計されており、SKY535xxデバイスの2つの出力バンクは、出力バンクAおよびバンクBそれぞれに対応するSFOUTAおよびSFOUTB出力信号フォーマット制御ピンを使用して、LVPECL、LVDS、S-LVDS、HCSL、またはトライステート（Hi-Z）出力を生成するようにプログラム可能です（図3）。

図3：専用出力信号フォーマット制御ピン（SFOUTx）により、SKY535xxデバイスの2つの出力バンクそれぞれについて、出力信号フォーマットを独立して選択することが可能です。（画像提供: Skyworks）

高性能クロック分配向けに設計されたSKY535xxデバイスは、各出力フォーマットにおいて高周波動作をサポートしています。具体的には、LVPECLの直流（DC）～3.1ギガヘルツ（GHz）まで、LVDSではDC～3GHzまで、HCSLではDC～800MHzまでの動作が可能です。同時に、すべてのフォーマットにおいて超低付加ジッタを実現しています。たとえば、これらのデバイスは、LVPECLフォーマットにおける156.25メガヘルツ（MHz）クロックの場合、積分帯域幅12キロヘルツ（kHz）～20MHzで測定した結果、付加ジッタはわずか35フェムト秒（fs）RMS（標準値）、47fs RMS（最大値）を示します（図4）。他の出力フォーマットにおいても同様の性能を発揮し、低周波域ではジッタの増加はわずかです。

図4：SKY535xxデバイスは、出力ロジックフォーマット全体で超低付加ジッタを実現し、低周波域ではジッタの増加はわずかです。（画像提供：Skyworks）

SkyworksのSKY535xxデバイスが提供する性能と柔軟性の組み合わせにより、複数のクロックドメイン、信号規格、電圧レベルが共存する必要がある複雑なタイミングアーキテクチャを、ジッタ性能を損なうことなく、効率的にサポートすることが可能です。スケーラブルなファンアウト機能により、デバイスを追加することなくクロックツリーの拡張を実現します。これにより、さらなる付加ジッタやタイミングの不確実性が生じる可能性をなくし、設計コストと複雑さの増加を抑えることができます。さらに、複数の出力フォーマットとレベルをサポートするため、単一のSKY535xxデバイスで異種のエンドポイントに対応可能です。これにより設計が簡素化され、必要なバッファデバイスの数を減らすことができます。

拡張された分配ネットワークにおいてクリーンなクロック信号を確保するため、SKY535xxファミリのREFOUTドライバは同期出力イネーブルリファレンス（OE_REF）サンプリングを内蔵しており、REFOUTが定義されたクロック境界でのみスイッチングを開始することを保証します。この機能により、エッジの誤検出や不正な遷移を引き起こす可能性のある不正なパルスを回避し、ダウンストリームのタイミング動作を安定させ、ダウンストリームロジックにおける曖昧または不完全な遷移が発生するのを防ぎます。

超低ジッタクロック分配ソリューションの実装

定格の付加ジッタ性能を達成するために、Skyworksでは、これらのデバイスを差動フォーマットでは3.0V/ナノ秒（V/ns）、シングルエンドフォーマットでは1.0V/nsのスルーレートで動作させることを推奨します。前述の通り、いずれのクロックバッファにおいても、スルーレートが低下するにつれて付加ジッタが増加する可能性があります。しかしながら、これらのデバイスでは、設計者は内蔵のXA水晶入力を利用することで、より低速な周波数または低振幅で動作するクロック分配設計における付加ジッタを低減することが可能です。これにより、スルーレートを低下させることができます。CLK0入力またはXA入力にシングルエンドの正弦波を印加した場合の付加ジッタを比較すると、XA水晶入力はジッタが低減されることがわかります（図5）。

図5：低周波数および低入力振幅において、シングルエンドの正弦波でXA入力を駆動すると、同じ信号でCLK0またはCLK1入力を駆動するよりも低い付加ジッタを実現できます。（画像提供：Skyworks）

前述の通り、スルーレートはクロックツリーにおけるジッタに影響を与える複数の要因の1つに過ぎません。したがって、複雑なクロック分配ソリューションの実装を確実にするには、提案された構成の慎重な評価と性能測定が不可欠です。

この目的のため、SkyworksのSKY53510-EVB評価ボードは、デバイス性能の特性評価と実装方法の検証を行うための評価プラットフォームおよびリファレンス設計の両方の役割を果たします。使いやすさを考慮して設計された本ボードは、ソフトウェア設定を必要とせず、代わりに複数のジャンパとスイッチにより、ボードに搭載された10出力SKY53510の設定が可能です（図6）。

図6：SKY53510-EVB評価ボードは、ジャンパとスイッチによりSKY53510クロックバッファのピンに完全にアクセスできるため、さまざまなクロックバッファの動作構成の評価が簡素化されます。（画像提供：Skyworks）

設計者は、電源アダプタ、USBケーブル、または外部5V_DC電源を接続することでボードに電源を供給します。個別のジャンパにより、VDD、VDDOA、VDDOB、VDDOCを1.8V、2.5V、または3.3V動作用に個別に設定でき、4つの専用オンボードLDOの使用、またはLDOをバイパスする外部電源の使用が可能です。本デバイスのCLK0とCLK1は、SMA（超小型Aタイプ）コネクタを介してアクセス可能であり、差動またはシングルエンドクロックをサポートしています。

あるいは、設計者は搭載された54MHzの水晶振動子または外部クロックを使用して、SKY53510のXA入力を駆動することも可能です。出力バンクAおよびバンクBは、DIPスイッチによりそれぞれ独立してLVPECL、LVDS、S-LVDS、HCSL、またはHi-Zに設定可能です。各バンクには、レベル変換および混合フォーマットクロック分配をサポートするための選択可能な供給電圧が含まれています。

本ボードの構成可能な入力部により、設計者はCLK0およびCLK1の差動入力動作とXAの水晶振動子ベースの駆動と比較し、異なるロジックファミリに対する適切なACおよびDC終端の影響を評価し、入力スルーレートが付加ジッタに与える影響を検証することが可能です。またボードには、LVPECL、LVDS、S-LVDS、HCSL出力用の基準終端ネットワークも搭載しており、生産レイアウトにおけるエッジ品質の維持とジッタの最小化に関する実践的な事例を提供します。

本ボードは、入出力経路と長さとトレース形状が完全に一致するCAL_INおよびCAL_OUTキャリブレーショントレースを備えており、マルチドメインクロック分配性能の基礎となる伝搬遅延および出力間スキューパラメータの正確な測定が可能です。

まとめ

高性能アプリケーションに要するタイミングアーキテクチャは、クリーンな基準クロックを複数のドメインや信号フォーマットに分配するという設計者への課題をますます増大させています。SkyworksのSKY535xx差動クロックバッファは、超低付加ジッタと柔軟な入出力オプションにより、これらの課題に対応します。