高速5Gおよびデータコンバータ設計における周波数安定性の簡素化

高速データコンバータや5G無線設計では、周波数ソースが隠れたボトルネックになることがよくあります。データレートが上昇し、5Gがより高い周波数帯域に移動するにつれて、性能要件を満たすことは劇的に困難になっています。要件のリストは増え続けており、その多くは性能目標と相反する方向へと向かっています。

建物の基礎と同様に、周波数ソースがシフトすると、その上に築かれたものすべてが損なわれてしまいます。クロック、あるいは局部電圧制御発振器（VCO）こそがその基礎であり、そこに不安定さが生じると、それがシステム全体に波及し、他の部分でどれほど入念に設計してもそれを修正することはできません。

すべての周波数シンセサイザの中核となるのは、位相ロックループ（PLL）です。PLLは、出力周波数を正確なリファレンスにロックし、そこに保持するメカニズムです。これが、安定して制御可能な周波数ソースと、ドリフトする発振器とを区別する要素となります。

無線、レーダ、フェーズドアレイ、マルチバンド試験装置、ワイヤレスインフラなどの現代的なアプリケーションは、干渉回避、複数チャンネルのサポート、あるいはビームの電子的ステアリングのために、周波数を常にホッピングしています。 システムが周波数を変更するたびに、そのPLLは再ロックしなければなりません。そうなるまでは、信号は不安定で、基本的に使用できません。この再ロック時間は、製品全体の応答速度に直接影響します。

データコンバータは、入力信号を正確で一定の間隔で、しばしば1秒間に数百万回測定することで機能します。クロックは、各測定がいつ行われるかを決定します。ジッタと呼ばれるクロックのタイミングの不確かさは、測定が間違ったタイミングで行われ、出力にノイズのような誤差をもたらすことを意味します。信号の速度が速いほど、その影響は大きくなります。

5G無線では、同じ問題が別の形で現れます。局部発振器は、無線の信号を正しい周波数に正確に配置します。クロックソースの位相ノイズはサンプリングジッタに変換され、コンバータの信号対ノイズ比（SNR）を直接制限し、最終的には誤差ベクトル振幅（EVM）のようなシステムレベルの指標に寄与します。

どちらの場合も、結果は同じです。周波数ソースの不確かさは、下流で補正できない誤差をもたらします。卓越したダイナミック性能のために指定されたコンバータは、それを駆動するクロックが同様に正確である場合にのみ、その目標数値を達成することができます。

実際には、シンセサイザの位相ノイズによって、クロック信号にどれだけのタイミングの不確かさが蓄積されるかが決まります。これはRMSジッタとして表され、これらのタイミング誤差の平均的な大きさを表す1つの数値となります。したがって、信号がデジタル化される前に、コンバータのノイズ・歪みバジェットのどれくらいが消費されているかも、この位相ノイズによって決まるのです。

設計上の考慮事項

高速データコンバータや5Gアプリケーションを設計する際には、性能に影響を与える可能性のあるトレードオフを考慮することが重要です。

• 位相ノイズはノイズフロアを決定し、他の要素がどれほど優れていても、達成可能な最高の信号明瞭度におけるダイナミックレンジの上限を設定します。5G無線では、変調方式がレシーバでデコードできるかどうかを決定します。
• 周波数範囲が柔軟性を決定します。外部での乗算や除算なしでターゲット帯域をカバーするシンセサイザは、設計を簡素化し、部品点数を減らし、追加のステージによってもたらされるノイズや複雑さを排除します。
• ロック時間は、システムがチャンネルを変更したり、動的な状況に対応したりできる速度を決定します。これは、周波数ホッピングやビームステアリングのアプリケーションにおいて極めて重要です。

PLLは、その出力をリファレンスと継続的に比較し、補正を行うことで周波数にロックします。この補正プロセスはフィードバックループによって制御されており、他のフィードバックループと同様に、安定するまでに時間がかかります。これは、出力が使用可能になる前に、ループが誤差を検出し、それに応答し、安定しなければならないためです。

従来の設計では、PLLの応答速度を決定する同じループ帯域幅が、位相ノイズ性能にも直接影響します。より速くロックするためにループを広げると、位相ノイズが悪化します。位相ノイズを改善するためにループを狭くすると、ロック時間に悪影響を及ぼします。この根本的なトレードオフにより、設計者は自身のアプリケーションにおいてどちらを優先するかを選択せざるを得ず、その選択の結果を受け入れる必要がありました。

最新世代の内蔵型フラクショナルNシンセサイザは、これらのトレードオフに直接対処しています。以前のソリューションでは、設計者は位相ノイズ性能と統合レベルのどちらかを選択せざるを得ませんでしたが、新しいデバイスは、超低位相ノイズと広い周波数カバレッジ、高速ロック時間、コンパクトなフットプリントを兼ね備えており、以前は複数のディスクリート部品を必要としていたものを1つのソリューションに統合しています。

データコンバータのクロッキングにおいて、これは周波数ソースのノイズフロアが、もはやシステムのダイナミックレンジにおける制限要因ではなくなったことを意味します。5G無線設計においては、厳しい誤差ベクトル振幅の目標を達成することが、設計上の回避策を講じる必要のある問題ではなく、すでに解決済みの周波数ソースの問題となることを意味します。

現代のRFシステムでは、通常、フラクショナルN PLLシンセサイザを使用してサンプリングクロックや局部発振器を生成します。これらのアーキテクチャは極めて高い周波数分解能を実現しますが、分周比の変調により量子化ノイズやフラクショナルスプリアスが生じ、これらが全体的な位相ノイズ特性に影響を与えます。アンプやフィルタからのノイズは信号に影響を及ぼしますが、周波数ソースからのノイズはリファレンスを劣化させ、リファレンスが不良であれば、それに依存するすべてのブロックが損なわれます。

オンチップVCOで基板設計を簡素化

広帯域周波数合成は、従来、外付けのVCO、PLL、バッファなどのディスクリート部品から信号チェーンを組み立てることを意味しており、それに伴うレイアウト上の課題も抱えていました。Analog Devices, Inc.（ADI）は、VCOをオンチップに統合したソリューションにより基板設計を簡素化し、そのチェーンを単一のデバイスに集約しました。これにより、5G無線や高速データコンバータ設計に必要な位相ノイズやジッタの性能を損なうことなく、周波数ホッピングのための高速較正を実現しています。

周波数の変更は瞬時に行われるわけではありません。PLLが新しい周波数に移行するよう指示されると、出力が使用可能になるまでに3つの明確な段階を経ます。まず、変更のコマンドを受け取ります。続いて、所望の周波数を生成するための適切な設定を内部で検索します。この検索段階が最も時間がかかり、現代の広帯域デバイスでは通常、100～250マイクロ秒を要します。最後に安定化し、出力が使用できるほどクリーンであることを保証します。

ADIのADF4382ファミリは、この遅い中間段階に直接対処します。周波数変更が要求されるたびに新たな検索を実行するのではなく、高速較正のために、周波数範囲全体にわたる既知のポイントにおける32の事前計算された設定を持つオンチップルックアップテーブルを使用します。新しい周波数が要求されると、保存されている最も近い2つのポイントを見つけ出し、それらの間を補間することで、ほぼ瞬時に正しい設定に到達します。これにより、総ロック時間は10マイクロ秒未満、最短で2マイクロ秒に短縮されます。

3つのデバイスは、2つのコアと512のオーバーラップバンドを持つVCOを備えています。また、同じ性能指数（-239dBc/Hz）、同じ超低ジッタ性能、同じ高速較正機能を共有しています。これらの違いは周波数カバレッジです。

• ADF4382（図1）は、出力で687.5MHz～22GHzをカバーしており、このファミリの中で最も広い範囲をカバーする製品です。そのため、mmWaveの5G無線設計や、周波数範囲の上限で動作する必要がある広帯域レーダやテスト測定器などのその他のアプリケーションの出発点として最適です。

図1：11GHz～22GHzで動作する高周波VCOを内蔵したADF4382の機能アーキテクチャを示す回路図。内部のRF出力分周器が選択可能な出力周波数（÷1/2/4/8/16）を提供し、差動RF出力バッファが最終信号を提供します。（画像提供：Analog Devices, Inc.）

• ADF4382A（図2）は、高性能データコンバータのクロッキングに推奨されています。出力で2.87GHz～21GHzをカバーし、その出力を、複数の出力にわたって入力リファレンスエッジに自動アライメントします。これにより、同じソースからクロック供給を受け、一貫したタイミング関係を保つ複数のコンバータを使用した設計が可能になります。

図2：ADF4382Aは、高速データコンバータシステムにおける要求の厳しいクロッキングアプリケーション向けに最適化されています。（画像提供：Analog Devices, Inc.）

• ADF4383（図3）は、ADF4382に比べてカバレッジを下方に拡大し、低周波数帯域で動作する設計への適用範囲を広げると同時に、高速較正や同じ性能指数など、ファミリの全性能アーキテクチャを維持しています。VCO範囲を10GHz～20GHzへとわずかに下方シフトさせ、内部分周器により625MHzまでの出力周波数を実現します。位相ノイズ性能が向上しており、非常にクリーンなマイクロ波クロックや局部発振器を必要とするシステムに適しています。

図3：ADF4383は、高性能RFおよびデータコンバータアプリケーション向けに、よりクリーンなクロック生成を実現しながら、低マイクロ波帯域へカバレッジを拡大します。（画像提供：Analog Devices, Inc.）

3つのバリエーションはすべて、出力分周器アーキテクチャを利用しています。ADF4382とADF4383の分周器は、1、2、4、8、16の分周比をサポートしています。ADF4382Aは、2分周および4分周の出力分周器を備えており、これらはそれぞれ5.75GHz～10.5GHzおよび2.875GHz～5.25GHzという2つの特定のサブレンジで周波数を生成します。

このアーキテクチャにより、設計者は各コンポーネントの高い基本VCO周波数を、特定の設計要件に適したクロックまたは局部発振器の周波数に変換することができます。出力分周器はPLLフィードバックループ内にあるため、出力を入力リファレンスエッジに自動的に合わせることができ、マルチチップ同期を大幅に簡素化できます。

ハードウェアの課題をソフトウェアで解決

ADF4382ファミリのプログラマブルなリファレンス-出力間遅延は、サブピコ秒の分解能を持つため、正確な基板レイアウトに完全に依存することなく、ソフトウェアでデバイス間のタイミング関係を調整することができます。こうして、従来は解決困難だったハードウェアの問題が、プログラマブルで管理可能な課題となりました。

高速較正を使用する場合、動作温度がルックアップテーブル作成時の温度から±20°C以上変動した場合は、ルックアップテーブルを再生成する必要があります。車載用や産業用屋外アプリケーションのように、広範囲の温度動作と急速な周波数変化を組み合わせた設計の場合、これは基本的な制限事項ではなく、ファームウェア上の簡単な考慮事項となります。

製品設計者にとって、選択プロセスは簡単です。目標とする出力周波数を特定し、外部での乗算や除算を必要とせずに、どのバリエーションの範囲がその周波数を完全にカバーしているかを確認し、それに応じて選択します。ほとんどの場合、デバイスの内部出力分周器が、基本VCO周波数から特定の設計に必要なクロックまたは局部発振器周波数への変換を処理します。どのバリエーションがアプリケーションに適していても、その基盤となる性能アーキテクチャは同じです。つまり、同じ性能指標、同じ高速較正機能、そして同じ統合上の利点が得られます。

まとめ

周波数切り替え時間を短縮することにより、ADIのADF4382、ADF4382A、およびADF4383フラクショナルN PLLは、タイミングリスクを追加することなく、周波数ホッピング設計の高速化、高応答化、高効率化を実現することを目指しています。アーキテクチャが共有されているため、設計は各バリエーション間でスムーズに移行できます。