ソフトウェア定義の無線の構築

ソフトウェア定義の無線（SDR）は、RF、データ変換、およびデジタル信号処理の複雑な組み合わせです。 さらに、これらのデバイスは現在、コスト効率の良いSDRシステムを構築するための性能を備えています。 この記事では、最近のオープンソース開発を含むSDRシステムの構築方法について考察します。

ソフトウェア定義のシステムは、ワイヤレスシステムが先導している中で、ますます一般的になっています。 広範な周波数およびますます複雑化するプロトコルを扱うために1つのアーキテクチャを使用すると、コストやサイズが低減され、全体の消費電力を削減することができます。

しかし、ソフトウェア定義の無線（SDR）は従来、容易ではありませんでした。 フロントエンドは、できるだけ多くの周波数帯域をキャプチャする必要があり、RFストリームが処理されて関連するデジタルデータを抽出できるように、A/Dコンバータ（ADC）によってキャプチャされるためにできるだけ多くの周波数帯域をダウンコンバートできる必要があります。 これには、高性能チューナ、高速ADC、および複素デジタル信号プロセッサ（DSP）が必要であり、Texas Instrumentsの図1にあるディスクリート部品からSDRを実装するための性能レベルを各エレメントが持ったのは、ごく最近のことです。

これは、高速信号からの異なるエレメントが、データを処理するDSPエンジンに対してADCを通じてキャプチャすることを示しています。


図1：設計の複雑さを示す一般的なSDRアーキテクチャ。

マルチチャンネルシステムにおいて、ハードウェア定義の無線（HDR）の実装には、すべてのチャンネル向けに大量のアナログ信号処理が必要となり、大きな基板面積、アナログ設計の高い複雑性、制限された柔軟性、そしてRF干渉への感受性につながります。 ギガサンプルADCにより、複数の狭帯域および広帯域チャンネルが1つの超広帯域チャンネルにまとめられることが可能になります。それによって、チャンネル化がアナログ領域から、周波数および帯域幅をデジタル的に制御することが可能なDSP、FPGA、またはASICへと押し進められ、最大のシステム柔軟性と再構成可能性を実現します。

SDRのアプローチは、ハードウェアの複数のチャンネルが1つのシステムで置き換えられるため、より小さな基板と低い消費電力およびシステムコストを備えた、より低減したアナログ複雑性によって利点を提供します。 それはまた、RF干渉の影響を受けにくいため、より少ないシールドで済みます。

SDRは、軍事通信やレーダシステムですでに使用されている一方で、3G/4G基地局で、そして広帯域マイクロ波バックホールや、光ネットワークと最新のテストおよび測定機器向けにますます使用されるようになっています。 また、より多くの統合およびコスト低減で、それは現在、民生用マルチメディアアプリケーション向けに実行可能です。

Lime Microsystems社は、SDRシステムの開発を活性化させるために、RFエレメントを使用して、オープンソースハードウェア設計を備えたシングルチップにRFエレメントを統合しました。

SDR用シングルチップ

Lime MicrosystemsのLMS6002Dは、3GPP（WCDMA/HSPA、LTE）、3GPP2（CDMA2000）、および4G LTEアプリケーション向けや、GSMピコBTS向けの完全統合型、マルチバンド、マルチスタンダードRFトランシーバです。 それは、非常に少ない外付け部品と、LNA、PAドライバ、RX/TXミキサ、RX/TXフィルタ、シンセサイザ、RXゲイン制御、およびTX電力制御を組み合わせます。


図2：SDR用LMS6002D統合型フロントエンド。

図2は、LMS6002Dトランシーバのトップレベルアーキテクチャを示しています。 トランスミッタとレシーバの両方は、最大28MHzの変調帯域幅を提供するゼロIFアーキテクチャとして実装されるため、これは14MHzのベースバンドIQ帯域幅と同等になります。

送信側では、ベースバンドプロセッサからのIQ DACサンプルが、12ビット、多重化パラレルCMOS入力レベルバスでLMS6002Dに提供されます。 アナログIQ信号は、オンチップの送信DACにより生成され、これらはTXINIおよびTXINQ入力に供給されます。 DACのゼロホールド効果によって生成されるイメージを送信ローパスフィルタ（TXLPF）が除去した後、そのIQ信号が増幅され、LOリーク電流をキャンセルするために局部発振器（LO）リーク電流DACによってDCオフセットがIQパスに挿入されます。 次に、そのIQ信号は、変調RF信号を生成するために、送信PLL出力と混合されます。 それから、このRF信号は、2つの別々の可変ゲインアンプ（TXVGA2）によって分割および増幅され、2つのオフチップ出力がRF出力として提供されます。

56dBのトランスミッタゲイン制御範囲は、31dBの範囲を備えたTXVGA1 IFアンプと、25dBの範囲を備えたTXVGA2 RFアンプによって提供されます。 これらの両方のトランスミッタアンプは、1dBのゲインステップ制御を備えています。

LMS6002Dは、RFループバックオプション（図2を参照）を提供し、これにより、TX RF信号は、較正およびテストの目的でベースバンドにフィードバックされることができます。 RFループバック信号は、ループのダイナミックレンジを増大させるために、補助PA（AUXPA）によって増幅されます。

受信側では、3つの別々の入力がそれぞれ、専用LNAとともに提供されます。 まず、各ポート用にあらかじめ調整されたRF信号が、プログラム可能低ノイズアンプ（RXLNA）によって増幅されます。 次に、そのRF信号は、ベースバンドに直接ダウンコンバートするために、受信PLL出力と混合されます。 大きなAGCステップは、プログラム可能帯域幅ローパスチャンネル選択フィルタ（RXLPF）の前に、IFアンプ（RXVGA1）によって実装されることができます。 受信されたIQ信号は、プログラム可能ゲインアンプRXVGA2によってさらに増幅されます。 飽和を防止し、ADCダイナミックレンジでの受信を維持するために、RXVGA2の入力でDCオフセットが適用されます。 その結果のアナログ受信IQ信号は、オンチップ受信ADCを使用してデジタル領域に変換され、多重化12ビットCMOS出力レベルパラレルバスでベースバンドプロセッサに出力として提供されます。 受信クロックのRX_CLKは、RX_CLK_OUTピンでオフチップで提供され、ベースバンドデジタル受信データサンプリングクロックとの同期に使用することができます。

RXOUTスイッチをクローズし、RXVGA2をパワーダウンすることで、RXOUTIおよびRXOUTQピンがIQ ADC入力として使用できます。 この構成において、ADCは、オフチップPA温度センサまたはピーク検出器などからの2つの外部信号を測定するのに使用できます。

2つのトランスミッタ出力（TXOUT1、TXOUT2）および3つのレシーバ入力（RXIN1、RXIN2、RXIN3）がマルチバンド動作用に提供されます。 そのレシーバは、RXLNA、RXVGA1、およびRXVGA2の3つのゲイン制御エレメントを備えています。 RXLNAゲイン制御は、大きな同一チャンネルブロッカが存在し、システムNFでの低減が許容できる時に、AGC用のシングル6dBステップから構成されます。 メインLNA（LNA1およびLNA2）は、大きな入力帯域幅が必要な時に周波数補正を意図した±6dBの制御を提供する6ビットのワードを介した微細ゲイン制御を備えています。

RXVGA1ブロックは、25dBの制御範囲を提供し、7ビットの制御ワードが使用され、その応答は対数線形になりません。 大きな帯域内ブロッカが存在している時、チャンネルフィルタの前にシステムゲインを低減するのに必要なAGCステップ向けにRXVGA1が意図されているため、最大ステップサイズは1dBです。 このゲインは、ベースバンドの制御下に置かれるか、または較正で固定されることができます。 その一方で、RXVGA2は、ADC入力での一定のRX信号レベルが必要な場合に、AGC用のゲイン制御の大部分を提供します。 それは、3dBステップで30dBのゲイン範囲制御を備えています。

全二重動作を有効にするために、LMS6002Dには、2つの別々のシンセサイザ（TXPLL、RXPLL）が含まれます。これらの両方のシンセサイザは、同じリファレンスクロックソースのPLLCLKから駆動されます。 PLLCLK信号は、PLLCLKOUT出力ピンで提供され、ベースバンドクロックとして使用されることができます。

トランスミッタ出力ポートは、65Ωの差動負荷向けに最適化され、最終ステージのアンプはオープンドレインで、+3.3Vの電圧供給が必要です。 しかし、レシーバ入力はすべて異なります。 RXIN1は低周波数入力で、0.3～2.8GHzの範囲で動作することができ、RXIN2は高周波数入力で、1.5～3.8GHzの範囲で動作することができます。 RXIN1とRXIN2の両方は、最適な性能のために整合回路を必要とする一方で、RXIN3は、広帯域トランスで一般的に整合された200Ωの差動入力を持ち、0.3～3.0GHzの範囲をカバーする広帯域入力です。

差動シグナリングは、全二重動作を有効にするために、2つの低位相ノイズシンセサイザを使用してチップを通じて受信および送信アナログパスで行われます。 両方のシンセサイザは、最大3.8GHzの出力周波数を提供することができます。 各シンセサイザは、フラクショナルN PLLアーキテクチャを使用し、同じ基準周波数が両方のシンセサイザ用に使用され、23～41MHzの間で柔軟性があります。 これらのシンセサイザは、TXパスとRXパスの両方でIQミキサを駆動するために、適切なレベルで複雑な出力を生成します。

LMS6002Dは、クリップされた正弦波やCMOSレベル信号をPLLリファレンスクロックとして受け入れることができます。 DC結合とAC結合の両方がサポートされていますが、AC結合モードのために内部バッファセルフバイアスが有効化される必要があります。 PLLリファレンスクロック入力はまた、低電圧CMOS（たとえば2.5Vまたは1.8V）となることができ、これは、クロックバッファ電源を低減することで実行されます。

このデバイスは、非常に選択的なローパスフィルタをTXパスとRXパスの両方で統合し、これらのフィルタは、DAC/ADCクロック周波数でより多くの柔軟性を提供し、また受信チェーンで優れた隣接チャンネル除去を提供するために、プログラム可能パスバンドを備えています。 これらのフィルタはまた、プロセス/温度変動を補償するように調整できます。 TXおよびRXフィルタは同じですが、SPIリンクを介して独立して制御されます。

その設計の主要な要素は、LMS6002Dのすべての機能が、シリアルポートを通してアクセス可能な一連の内部レジスタによって完全に制御されることです。 これにより、コントローラは、環境に応じてチップのための異なる基準を設定することができます。 図3のオープンソースMyriadRFハードウェアボードでは、これらが強調されています。


図3：LMS6002D SDRフロントエンド用のオープンソースMyriadRFハードウェアボード。

フロントエンドで、新しいRFサンプリングアーキテクチャは、SDRの効率向上に寄与しています。 Texas Instrumentsは、ダイレクトRFサンプリングファミリで、同社のギガサンプル/秒（GSPS）ADC製品ラインナップを拡充しました。 これらのRFサンプリングADCは、2.7GHzを超える性能を提供し、TIの既存の12ビットADCファミリに基づいて構築されています。 これは、その広帯域アンプや低ノイズクロックおよびタイミングソリューションとともに、新しいRFサンプリングおよび広帯域SDRシステムを実現します。これらのSDRシステムは、システム容量、スケーラビリティ、および柔軟性を効率的に増大させると同時に、システムサイズ、重量、電力、コスト、そして設計時間を削減します。

RFサンプリングの利点

RFサンプリングADCは、統合の課題のいくつかを解決することができます。 1つのダイレクトRFサンプリングADCは、部品表（BOM）コスト、設計時間、基板サイズ、重量、および電力を削減しながら、ミキサ、LOシンセサイザ、アンプ、フィルタ、そしてADCの全IFまたはZIFサンプリングサブシステムを置き換えることができます。

さらに、アナログ周波数ダウンコンバージョン機能は、周波数および帯域幅をデジタル的に制御することが可能なDSP、FPGA、またはASICに移行され、最大のシステム柔軟性と再構成可能性を実現します。 RFサンプリングADCファミリの1.8GHzナイキスト帯域幅は、将来の製品におけるより広い帯域幅向けにそのソリューションが容易にスケールアップできることを確保します。

1つのダイレクトRFサンプリングADCは、フィルタやミキサがデジタル的に実装され、全IFまたはZIFサンプリングサブシステムを置き換えることができるため、システムのプログラム可能性およびスケーラビリティの大幅な向上を実現します。 これらは、500MSPSを備えたモデルから3.6GSPSを備えたモデルまでピン互換であるため、設計時間およびコストを削減し、将来のアップグレードが容易になります。

これらは、スモールフォームファクタの開発プラットフォームに含まれています。 これは、297MHzのARM926プロセッサコアと、シリアルポート、USB、EMAC、DDR2 EMIFやビデオポートを含む豊富なペリフェラルのセットとともに、594MHzのTMS320C64x+ DSPコアを備えたTMS320DM6446 DSPシステムオンチップを使用します。 XilinxのVirtex-4 SX35 FPGAは、付加的なハードウェア処理を提供します。 125MSPS、14ビットデュアルチャンネルADCのADS5500は、500MSPS、16ビットデュアルチャンネルのDAC5687と並んで配置され、そのボードにより、5MHzまたは20MHzのチャンネルが選択可能です。 付加的なボードは、360MHz～960MHzの間で動作するRFモジュール、そして全二重動作のためのまたは付加的な帯域をカバーするためのオプションの第2のRFモジュールとともに、開発プラットフォームにスタックすることができます。

SDR用高性能フロントエンド

高性能データコンバータとともに動作する時、高性能広帯域変調器は極めて重要です。 Analog DevicesのADL5375は、400MHz～6GHzの動作向けに設計された広帯域直交変調器です。 その位相精度と振幅バランスにより、SDR通信システム向けの高性能中間周波数変調またはダイレクト無線周波数変調が可能です。


図4：ADL5375広帯域直交変調器。

シリコンゲルマニウムバイポーラアーキテクチャ（図4）は、450MHz～3.5GHzにおける変動がわずか1dBの出力ゲイン平坦性に加えて、広いベースバンド帯域幅を提供します。 これらの特長と、−12dB以下の広いバンド出力リターンロスを兼ね備えたADL5375は、広帯域ゼロIFまたは低IF/RFアプリケーション、広帯域デジタルプリディストーショントランスミッタ、およびマルチバンド無線設計に最適です。 それは、2つの差動ベースバンド入力と1つのシングルエンドLOを受け入れ、シングルエンドの50Ω出力を生成します。 その2つのバージョンが提供する入力ベースバンドバイアスレベルは、ADL5375-05では500mVで、ADL5375-15では1500mVです。

ADL5375は、図5にあるように、LOインターフェース、ベースバンド電圧/電流（V/I）コンバータ、ミキサ、差動からシングルエンド（DからS）ステージ、およびバイアス回路の5つの回路ブロックに分割されることができます。


図5：ADL5375変調器は、5つの別々のブロックに分割されることができます。

LOインターフェースは、直交で2つのLO信号を生成します。 これらの信号は、ミキサの駆動に使用されます。 I/Qベースバンド入力信号は、V/Iステージによって電流に変換され、次に、V/Iステージは2つのミキサを駆動します。 これらのミキサの出力が組み合わさり、出力バランを供給し、出力バランはシングルエンド出力を提供します。 バイアスセルは、V/Iステージのために基準電流を生成します。

LOインターフェースは、入力インピーダンスおよびリミティングアンプを設定する多相直交スプリッタから構成されます。 次に、各直交LO信号は、制限された駆動信号をミキサに提供するリミティングアンプを通過します。

LO入力は、シングルエンドまたは差動で駆動されることができます。 3GHzを超えるアプリケーション向けに、向上したOIP2およびLOリーク電流は、LO入力を差動で駆動することから生じる可能性があります。

差動ベースバンド入力（QBBP、QBBN、IBBN、およびIBBP）は、高インピーダンスを示します。 これらのピンに適用される電圧は、ベースバンド電圧を電流に変換するV/Iステージを駆動します。 V/Iステージの差動出力電流は、それぞれのミキサに給電します。 ベースバンド入力でのDCコモンモード電圧は、2つのミキサコアにおける電流を設定し、ベースバンドコモンモード電圧を変動することは、ミキサにおける電流に影響を及ぼし、変調器全体の性能に影響を与えます。 ベースバンドコモンモード電圧向けに推奨されるDC電圧は、ADL5375-05では500mV_DCで、ADL5375-15では1500mVです。

ADL5375は、同相チャンネル（Iチャンネル）向けと、直交チャンネル（Qチャンネル）向けの2つのダブルバランスミキサを備えています。 この2つのミキサからの出力電流は、内部負荷において合計されます。 この負荷にわたって生じる信号は、DからSステージを駆動するのに使用され、このDからSステージは、差動信号をシングルエンド信号に変換するオンチップアクティブバランから構成されます。 このバランは、50Ωの環境で最適な電力伝達のために、RF出力でマッチングネットワークが不要となるように、出力に対して50Ωのインピーダンスを示します。

I/Q変調器は、AD9779A高速DACに容易にインターフェースするように設計されています。これは、それらが、同じバイアスレベルおよび類似した高信号対ノイズ比（SNR）を備えた、よく整合のとれたデバイスであるためです。 500mVの整合のとれたバイアスレベルにより、グルーレスインターフェースが実現し、追加のコンポーネントに加えてノイズや挿入損失を追加するであろうレベルシフティングネットワークの要件はありません。 振幅制限抵抗（RSLI、RSLQ）の追加により、DACの振幅を、分解能または0.5Vのバイアスレベルの損失なしで適切にスケーリングすることができます。 各デバイスの高SNRは、回路を通して高SNRを維持します。

ADL5375は、SDRシステムを容易に構築するために、最小のコンポーネントでAnalog DevicesのTxDAC（AD97xx）ファミリの製品群にインターフェースするように設計されています。 ADL5375のベースバンド入力には、500mVのコモンモードバイアス電圧が必要であり、0mA～20mAで振幅するAD9779Aの各出力とともに、各DAC出力からのグランドへの単一50Ω抵抗は、望ましい500mV_DCバイアスを提供します。 わずか4つの50Ω抵抗が存在すると、各ピンでの電圧振幅は1V_PPです。 この結果、各入力ペアで2V_PPの差動電圧振幅が実現します。

抵抗RSLIおよびRSLQをインターフェースに追加することで、DACの出力振幅を、DAC分解能の損失なしで低減することができます。 この抵抗は、差動ペアの各側の間にシャントとして配置されます。 これには、50Ω抵抗によってすでに確立されたDCバイアスを変更することなく、AC振幅を低減するという効果があります。

一般的に、変調器を駆動する際、イメージ周波数を除去するために、DAC出力でローパスフィルタを使用する必要があります。 上記のインターフェースは、このようなフィルタの導入に好適です。 このフィルタは、DCバイアス設定抵抗とAC振幅制限抵抗の間に挿入されることができます。 そうすることで、このフィルタ用の入力および出力インピーダンスが確立します。

結論

ソフトウェア定義のワイヤレスシステムの構築は、現在入手可能な高性能かつ高度に統合された部品で、より容易になっています。 受信、送信、および変調ステージは現在、外部マイクロコントローラによって制御可能な柔軟性のあるシングルチップに統合され、またはより高性能な部品は、設計プロセスを加速化するために開発ボードでグルーレスに組み合わされることができます。